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製品の詳細

パラメータ

Function Receiver Protocols LVDS Number of Tx 0 Number of Rx 2 Supply voltage (V) 3.3 Signaling rate (Mbps) 400 Input signal LVDS Output signal TTL, LVTTL Rating Automotive Operating temperature range (C) -40 to 125 open-in-new その他の LVDS, M-LVDS & PECL IC

パッケージ|ピン|サイズ

SOIC (D) 8 19 mm² 4.9 x 3.9 open-in-new その他の LVDS, M-LVDS & PECL IC

特長

  • 車載アプリケーション用に AECQ-100 認定済み
    • 温度グレード 1:-40°C~+125°C、TA
  • 400Mbps (200MHz) を超えるスイッチング速度
  • 差動スキュー:50ps (標準値)
  • チャネル間スキュー:0.1ns (標準値)
  • 最大伝搬遅延:2.5ns
  • 3.3V 電源の設計
  • フロースルーのピン配置
  • パワーダウン時高インピーダンスのLVDS入力
  • 低消費電力の設計(3.3V 静的で 18mW)
  • LVDS 入力は LVDS/CML/LVPECL 信号に対応
  • ANSI/TIA/EIA-644 規格に準拠
  • SOIC パッケージで供給

All trademarks are the property of their respective owners.

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概要

DS90LV028AQ はデュアル CMOS 差動ライン・レシーバで、超低消費電力、低ノイズ、高いデータ速度を必要とするアプリケーション用に設計されています。このデバイスは、低電圧差動信号 (LVDS) テクノロジを活用し、400Mbps (200MHz) を超えるデータ速度をサポートするよう設計されています。

DS90LV028AQ は低電圧 (標準値 350mV) の差動入力信号を受信し、3V CMOS 出力レベルへ変換します。DS90LV028AQ にはフロースルー設計が採用されているため、PCB レイアウトが容易です。

DS90LV028AQ と、対になる LVDS ライン・ドライバ DS90LV027AQ は、消費電力の大きい PECL/ECL デバイスの新しい代替品として、高速のポイント・ツー・ポイント・インターフェイス・アプリケーションに使用できます。

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技術資料

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種類 タイトル 英語版のダウンロード 日付
* データシート DS90LV028AQ-Q1 車載用 LVDS デュアル差動ライン・レシーバ データシート (Rev. H 翻訳版) 最新の英語版をダウンロード (Rev.I) 2019年 8月 26日
アプリケーション・ノート LVDS for Noise Reduction in Motor Drive 2018年 9月 27日
アプリケーション・ノート How Far, How Fast Can You Operate LVDS Drivers and Receivers? 2018年 8月 3日
アプリケーション・ノート LVDS Input Termination and Biasing 2018年 5月 16日

設計と開発

追加の事項や他のリソースを参照するには、以下のタイトルをクリックすると、詳細ページを表示できます。

ハードウェア開発

評価基板 ダウンロード
DS90LV027A-28AEVM
DS90LV027A-28AEVM
$75.00
概要
The DS90LV027A-28A is an evaluation module designed for performance and functional evaluation of the Texas Instruments DS90LV027A LVDS dual  differential driver and DS90LV028A LVDS dual differential line receiver. With this kit, users can quickly evaluate the output waveform characteristics and (...)
特長
  • DS90LV027A: Converts single-ended LVCMOS to differential LVDS
  • DS90LV028A: Converts differential LVDS to single-ended LVCMOS
  • Up to 400 Mbps (200 MHz) switching rates
  • Single supply operation: 3.3 V

設計ツールとシミュレーション

シミュレーション・モデル ダウンロード
SNLM018.ZIP (4 KB) - IBIS Model
シミュレーション・ツール ダウンロード

リファレンス・デザイン

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TIDA-010122
TIDA-010122 — このリファレンス・デザインは、マッシブ MIMO (mMIMO)、フェーズド・アレイ・レーダー、通信ペイロードなど、最新の5G に対応した用途にまつわる同期設計の課題を解決するものです。一般的な RF フロント・エンドの場合、アンテナ、低ノイズ・アンプ (LNA)、ミキサ、局部発振器 (LO) はアナログ領域に、アナログ/デジタル・コンバータ、数値制御発振器 (NCO)、デジタル・ダウン・コンバータ (DDC) はデジタル領域にあります。システム全体の同期を実現するには、これらのデジタル・ブロックをシステム・クロックと同期させる必要があります。このリファレンス・デザインは ADC12DJ3200 データ・コンバータを使用し、オンチップ NCO を SYNC~ に対して同期させる方法で、確定的な待ち時間と複数のレシーバ間での 5ps 未満のチャネル間スキューを実現します。また、ノイズレスのアパーチャ遅延時間調整 (tAD Adjust) 機能を使用してスキューをさらに低減します。また、このデザインは、LMX2594 広帯域 PLL と LMK04828 シンセサイザおよびジッタ・クリーナーをベースとし、位相ノイズが非常に小さいクロック供給ソリューションも実現しています。
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高速オシロスコープと広帯域デジタイザ向け、12.8GSPS アナログ・フロント・エンドのリファレンス・デザイン
TIDA-01028 — このリファレンス・デザインは、インターリーブ型 RF サンプリング A/D コンバータ(ADC)を使用して、12.8GSPS のサンプリング速度を実現します。タイム・インターリーブを行う 2 個の RF サンプリング ADC を使用しています。インターリーブを行うには、これらの ADC 間で位相シフトを実現する必要があります。このリファレンス・デザインは、ADC12DJ3200 のノイズレス・アパーチャ遅延調整(tAD Adjust)機能を使用して位相シフトを実現します。この機能は、インターリーブ型 ADC に特有の不整合を最小化し、SNR、ENOB、SFDR 性能を最大化します。このリファレンス・デザインは、JESD204B をサポートする低位相ノイズのクロック・ツリーも採用しており、LMX2594 広帯域 PLL、LMK04828 シンセサイザ、ジッタ・クリーナーを使用して実装しています。
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12 ビット・デジタイザ向け、スケーラブル 20.8GSPS のリファレンス・デザイン
TIDA-010128 — このリファレンス・デザインは、RF サンプリング A/D コンバータ (ADC) をタイム・インターリーブ構成で使用して、20.8GSPS のサンプリング・システムを実現する方法を提示しています。タイム・インターリーブという方式は、サンプリング・レートを向上させるための実績ある従来型の方法です。ただし、性能を向上させるには、複数使用している個別 ADC のオフセット、ゲイン、サンプリング時間に関する不整合を一致させることが不可欠です。サンプリング・クロックが高くなるほど、インターリーブ型の複雑度が高くなります。複数の ADC の間での位相の一致は、より良い SFDR と ENOB を達成するために不可欠な仕様の 1 つです。このリファレンス・デザインは、19fs (フェムト秒) という高精度の位相制御ステップを達成している ADC12DJ5200RF のノイズレス・アパーチャ遅延時間調整 (tAD Adjust) 機能を使用し、20.8GSPS のインターリーブ実装を容易にしています。このリファレンス・デザインは、LMK04828 と LMX2594 をベースとし、12 ビットのシステム性能要件を満たす、オンボードの低ノイズ JESD204B クロック・ジェネレータを使用しています。
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レーダーと電子戦の各アプリケーション向け、マルチチャネル RF トランシーバのリファレンス・デザイン
TIDA-010132 — This reference design, an 8-channel analog front end (AFE), is demonstrated using two AFE7444 4-channel RF transceivers and a LMK04828-LMX2594 based clocking subsystem which can enable designs to scale to 16 or more channels. Each AFE channel consists of a 14-bit, 9-GSPS DAC and a 3-GSPS ADC that is (...)
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12.8GSPS データ・アクイジション・システムで性能を最大化する低ノイズ電源のリファレンス・デザイン
TIDA-01027 — This reference design demonstrates an efficient, low noise 5-rail power-supply design for very high-speed DAQ systems capable of > 12.8 GSPS. The power supply DC/DC converters are frequency synchronized and phase-shifted in order to minimize input current ripple and control frequency content (...)
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レーダー、ワイヤレス、5G テスタ向け、マルチチャネル RF トランシーバ・クロッキングのリファレンス・デザイン
TIDA-010131 — フェーズドアレイ・レーダー、ワイヤレス通信テスタ、電子戦などの高速最終製品向けのアナログ・フロント・エンドは、同期マルチトランシーバ・シグナル・チェーンを必要とします。各トランシーバ・シグナル・チェーンは高速 A/D コンバータ(ADC)と D/A コンバータ(DAC)、クロック・サブシステムを搭載しています。このクロック・サブシステムは高精度遅延調整機能を搭載した低ノイズ・サンプリング・クロックを提供し、最小のチャネル間スキューのほか、信号対ノイズ比(SNR)、スプリアス・フリー・ダイナミック・レンジ(SFDR)、IMD3、実効ビット数(ENOB)などの最適なシステム性能を実現します。このリファレンス・デザインはマルチチャネル JESD204B クロックの生成と AFE7444 EVM によるシステム性能を可能にします。最大 2.6GHz の無線周波数に対応する 6GSPS/3GSPS DAC/ADC クロックにより、10ps を超える優れたチャネル間スキューを実現します。また、AFE7444 のデータシート仕様に匹敵する SNR や SFDR などのシステム性能を提供します。
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レーダー / 5G ワイヤレス・テスタ向け、チャネル数の多い JESD204B クロック生成のリファレンス・デザイン
TIDA-01023 — High-speed multi-channel applications require low noise and scalable clocking solutions capable of precise channel-to-channel skew adjustment to achieve optimal system SNR, SFDR, and ENOB. This reference design supports high channel count JESD204B synchronized clocks using one master and multiple (...)
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DSO、レーダー、5G ワイヤレス・テスタ向けマルチチャネル JESD204B 15GHz クロックのリファレンス・デザイン
TIDA-01021 — 高速マルチチャネル・アプリケーションはシステムの SNR、SFDR(スプリアス・フリー・ダイナミック・レンジ)、ENOB(実効ビット数)を最適化するために、チャネル間スキューを管理可能な高精度クロッキング・ソリューションを必要とします。このリファレンス・デザインは TI の VCO 内蔵 LMX2594 広帯域 PLL の使用により個別のボード上で 2 個の高速チャネルをサポートでき、10MHz ~ 15GHz のクロックと JESD204B インターフェイス用 SYSREF を生成します。15GHz のクロック周波数の場合、10KHz のオフセット位相ノイズは -104dBc/Hz 未満です。  TI の ADC12DJ3200 高速コンバータ EVM を使用することにより、入力信号が 5.25GHz の場合に 10ps(ピコ秒)未満のボード間クロック・スキューと 49.6dB の SNR を実現します。すべての主要な設計理論が記載され、部品選択プロセスや設計の最適化が説明されます。 回路図、ボード・レイアウト、ハードウェア・テスト、結果も公開されています。
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レーダー / 5G ワイヤレス・テスタ向け、チャネル数の多い JESD204B デイジーチェーン・クロックのリファレンス・デザイン
TIDA-01024 — High-speed multi-channel applications require low noise and scalable clocking solutions capable of precise channel-to-channel skew adjustment to achieve optimal system SNR, SFDR, and ENOB. This reference design supports scaling up JESD204B synchronized clocks in daisy chain configuration. This (...)
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DSO、レーダー、5G ワイヤレス・テスト・システム向けのフレキシブルな 3.2GSPS マルチチャネル AFE のリファレンス・デザイン
TIDA-01022 — This high speed multi-channel data capture reference design enables optimum system performance. System designers needs to consider critical design parameters like clock jitter and skew for high speed multi-channel clock generation, which affects overall system SNR, SFDR, channel to channel skew and (...)
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CAD/CAE シンボル

パッケージ ピン数 ダウンロード
SOIC (D) 8 オプションの表示

購入と品質

サポートとトレーニング

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トレーニング・シリーズ

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ビデオ

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