CSD15571Q2

アクティブ

CSD15571Q2 20V、N チャネル NexFET パワー MOSFET、

トップ

製品の詳細

パラメータ

VDS (V) 20 Configuration Single Rds(on) max at VGS=4.5 V (mOhms) 19.2 Rds(on) max at VGS=10 V (mOhms) 15 IDM, max pulsed drain current (Max) (A) 52 QG typ (nC) 2.5 QGD typ (nC) 0.66 Package (mm) SON2x2 VGS (V) 20 VGSTH typ (V) 1.45 ID, package limited (A) 22 Logic level Yes open-in-new その他の N チャネル・トランジスタ

特長

  • Ultralow Qg and Qgd
  • Low Thermal Resistance
  • Avalanche Rated
  • Pb Free Terminal Plating
  • RoHS Compliant
  • Halogen Free
  • SON 2-mm × 2-mm Plastic Package
open-in-new その他の N チャネル・トランジスタ

概要

The NexFET power MOSFET has been designed to minimize losses in power conversion and load management applications. The SON 2x2 offers excellent thermal performance for the size of the package.

open-in-new その他の N チャネル・トランジスタ
ダウンロード

技術資料

= 主要な資料
結果が見つかりませんでした。検索条件をクリアして、もう一度検索を行ってください。 すべて表示 5
種類 タイトル 英語版のダウンロード 日付
* データシート 20-V N-Channel NexFET Power MOSFET データシート 2013年 8月 1日
技術記事 Understanding the benefits of “lead-free” power MOSFETs 2019年 2月 7日
技術記事 When to use load switches in place of discrete MOSFETs 2016年 2月 3日
技術記事 48V systems: Driving power MOSFETs efficiently and robustly 2015年 10月 8日
アプリケーション・ノート Ringing Reduction Techniques for NexFET High Performance MOSFETs 2011年 11月 16日

設計と開発

追加の事項や他のリソースを参照するには、以下のタイトルをクリックすると、詳細ページを表示できます。

ソフトウェア開発

サポート・ソフトウェア ダウンロード
SLPC019.ZIP (338 KB)
サポート・ソフトウェア ダウンロード
SPLC001A.ZIP (311 KB)

設計ツールとシミュレーション

シミュレーション・モデル ダウンロード
SLPM081A.ZIP (4 KB) - PSpice Model
シミュレーション・モデル ダウンロード
SLPM213.ZIP (6 KB) - TINA-TI Spice Model
計算ツール ダウンロード
降圧コンバータ NexFET™ セレクション・ツール
FETPWRCALC — このツールは、同期整流降圧設計に適した、テキサス・インスツルメンツのディスクリート・パワー MOSFET とパワー・ブロック・デバイスを選択するエンジニアを支援する目的で製作されています。ユーザーは、使用する電源に関する複数の条件を入力し、電力損失、1,000 個購入時の相対価格設定、ソリューションのフットプリント、他の関連パラメータに基づいてさまざまなディスクリート・ソリューションとパワー・ブロック・ソリューションを比較し、設計で使用する FET 選択プロセスを効果的に合理化することができます。
特長
  • 電源の各種条件を変更し、一連の入力パラメータに対して最も効率的な TI のソリューションを確認
  • TI のコントローラで構成された事前編成済みのリストからいずれかを選択するか、独自のカスタム IC を入力
  • 実効電力損失に基づいて複数のソリューションにランクを付け、1,000 個購入時の相対価格設定、デバイスのパッケージ、合計 PCB フットプリントで比較
  • 高精度の 2次寄生損失による寄与も含め、ディスクリート・ソリューションとパワー・ブロック・ソリューションの間で電力損失を比較
  • 指定したソリューションに対して、負荷電流と電力損失の関係をプロット
  • ユーザー入力の MOSFET パラメータに基づいて降圧コンバータ・アプリケーションの電力損失と効率を計算するには、ダウンロード可能な TI の Excel ベース power loss tool(英語)を利用
計算ツール ダウンロード
電力損失計算ツール、MOSFET 製品用
MOSFET-LOSS-CALC The MOSFET-LOSS-CALC is an Excel based tool that allows users to estimate power loss in a synchronous buck converter based on system and MOSFET parameters. For help selecting a discrete MOSFET or power block solution for your buck converter application, check out our Buck Converter NexFET™ selection (...)
計算ツール ダウンロード
Power Loss Calculation Tool for Non-Synchronous Boost Converter
NONSYNC-BOOST-FET-LOSS-CALC — MOSFET power loss calculator for non-synchronous boost converter
特長
  • Calculates power loss for TI MOSFETs

リファレンス・デザイン

リファレンス・デザイン ダウンロード
12 ビット・デジタイザ向け、スケーラブル 20.8GSPS のリファレンス・デザイン
TIDA-010128 — このリファレンス・デザインは、RF サンプリング A/D コンバータ (ADC) をタイム・インターリーブ構成で使用して、20.8GSPS のサンプリング・システムを実現する方法を提示しています。タイム・インターリーブという方式は、サンプリング・レートを向上させるための実績ある従来型の方法です。ただし、性能を向上させるには、複数使用している個別 ADC のオフセット、ゲイン、サンプリング時間に関する不整合を一致させることが不可欠です。サンプリング・クロックが高くなるほど、インターリーブ型の複雑度が高くなります。複数の ADC の間での位相の一致は、より良い SFDR と ENOB を達成するために不可欠な仕様の 1 つです。このリファレンス・デザインは、19fs (フェムト秒) という高精度の位相制御ステップを達成している ADC12DJ5200RF のノイズレス・アパーチャ遅延時間調整 (tAD Adjust) 機能を使用し、20.8GSPS のインターリーブ実装を容易にしています。このリファレンス・デザインは、LMK04828 と LMX2594 をベースとし、12 ビットのシステム性能要件を満たす、オンボードの低ノイズ JESD204B クロック・ジェネレータを使用しています。
document-generic 回路 document-generic ユーザー・ガイド document-generic 英語版をダウンロード
リファレンス・デザイン ダウンロード
e メーター向けスーパーキャパシタ・バックアップ電源のリファレンス・デザイン
PMP30528 — This reference design automatically provides back-up voltages to an E-Meter during a power interruption. While the input voltage is between 10 V to 12 V, two buck controllers (TPS62147, TPS62173) generate 3.9 V at 2 A and 5 V at 150 mA. An optional synchronous boost generates 3.3 V at 50 mA. A (...)
document-generic 回路 document-generic ユーザー・ガイド
リファレンス・デザイン ダウンロード
TIDA-010122
TIDA-010122 — このリファレンス・デザインは、マッシブ MIMO (mMIMO)、フェーズド・アレイ・レーダー、通信ペイロードなど、最新の5G に対応した用途にまつわる同期設計の課題を解決するものです。一般的な RF フロント・エンドの場合、アンテナ、低ノイズ・アンプ (LNA)、ミキサ、局部発振器 (LO) はアナログ領域に、アナログ/デジタル・コンバータ、数値制御発振器 (NCO)、デジタル・ダウン・コンバータ (DDC) はデジタル領域にあります。システム全体の同期を実現するには、これらのデジタル・ブロックをシステム・クロックと同期させる必要があります。このリファレンス・デザインは ADC12DJ3200 データ・コンバータを使用し、オンチップ NCO を SYNC~ に対して同期させる方法で、確定的な待ち時間と複数のレシーバ間での 5ps 未満のチャネル間スキューを実現します。また、ノイズレスのアパーチャ遅延時間調整 (tAD Adjust) 機能を使用してスキューをさらに低減します。また、このデザインは、LMX2594 広帯域 PLL と LMK04828 シンセサイザおよびジッタ・クリーナーをベースとし、位相ノイズが非常に小さいクロック供給ソリューションも実現しています。
document-generic 回路 document-generic ユーザー・ガイド document-generic 英語版をダウンロード
リファレンス・デザイン ダウンロード
高速オシロスコープと広帯域デジタイザ向け、12.8GSPS アナログ・フロント・エンドのリファレンス・デザイン
TIDA-01028 — このリファレンス・デザインは、インターリーブ型 RF サンプリング A/D コンバータ(ADC)を使用して、12.8GSPS のサンプリング速度を実現します。タイム・インターリーブを行う 2 個の RF サンプリング ADC を使用しています。インターリーブを行うには、これらの ADC 間で位相シフトを実現する必要があります。このリファレンス・デザインは、ADC12DJ3200 のノイズレス・アパーチャ遅延調整(tAD Adjust)機能を使用して位相シフトを実現します。この機能は、インターリーブ型 ADC に特有の不整合を最小化し、SNR、ENOB、SFDR 性能を最大化します。このリファレンス・デザインは、JESD204B をサポートする低位相ノイズのクロック・ツリーも採用しており、LMX2594 広帯域 PLL、LMK04828 シンセサイザ、ジッタ・クリーナーを使用して実装しています。
document-generic 回路 document-generic ユーザー・ガイド document-generic 英語版をダウンロード
リファレンス・デザイン ダウンロード
12.8GSPS データ・アクイジション・システムで性能を最大化する低ノイズ電源のリファレンス・デザイン
TIDA-01027 — This reference design demonstrates an efficient, low noise 5-rail power-supply design for very high-speed DAQ systems capable of > 12.8 GSPS. The power supply DC/DC converters are frequency synchronized and phase-shifted in order to minimize input current ripple and control frequency content (...)
document-generic 回路 document-generic ユーザー・ガイド document-generic 英語版をダウンロード
リファレンス・デザイン ダウンロード
レーダー、ワイヤレス、5G テスタ向け、マルチチャネル RF トランシーバ・クロッキングのリファレンス・デザイン
TIDA-010131 — フェーズドアレイ・レーダー、ワイヤレス通信テスタ、電子戦などの高速最終製品向けのアナログ・フロント・エンドは、同期マルチトランシーバ・シグナル・チェーンを必要とします。各トランシーバ・シグナル・チェーンは高速 A/D コンバータ(ADC)と D/A コンバータ(DAC)、クロック・サブシステムを搭載しています。このクロック・サブシステムは高精度遅延調整機能を搭載した低ノイズ・サンプリング・クロックを提供し、最小のチャネル間スキューのほか、信号対ノイズ比(SNR)、スプリアス・フリー・ダイナミック・レンジ(SFDR)、IMD3、実効ビット数(ENOB)などの最適なシステム性能を実現します。このリファレンス・デザインはマルチチャネル JESD204B クロックの生成と AFE7444 EVM によるシステム性能を可能にします。最大 2.6GHz の無線周波数に対応する 6GSPS/3GSPS DAC/ADC クロックにより、10ps を超える優れたチャネル間スキューを実現します。また、AFE7444 のデータシート仕様に匹敵する SNR や SFDR などのシステム性能を提供します。
document-generic 回路 document-generic ユーザー・ガイド document-generic 英語版をダウンロード
リファレンス・デザイン ダウンロード
レーダー / 5G ワイヤレス・テスタ向け、チャネル数の多い JESD204B クロック生成のリファレンス・デザイン
TIDA-01023 — High-speed multi-channel applications require low noise and scalable clocking solutions capable of precise channel-to-channel skew adjustment to achieve optimal system SNR, SFDR, and ENOB. This reference design supports high channel count JESD204B synchronized clocks using one master and multiple (...)
document-generic 回路 document-generic ユーザー・ガイド
リファレンス・デザイン ダウンロード
DSO、レーダー、5G ワイヤレス・テスタ向けマルチチャネル JESD204B 15GHz クロックのリファレンス・デザイン
TIDA-01021 — 高速マルチチャネル・アプリケーションはシステムの SNR、SFDR(スプリアス・フリー・ダイナミック・レンジ)、ENOB(実効ビット数)を最適化するために、チャネル間スキューを管理可能な高精度クロッキング・ソリューションを必要とします。このリファレンス・デザインは TI の VCO 内蔵 LMX2594 広帯域 PLL の使用により個別のボード上で 2 個の高速チャネルをサポートでき、10MHz ~ 15GHz のクロックと JESD204B インターフェイス用 SYSREF を生成します。15GHz のクロック周波数の場合、10KHz のオフセット位相ノイズは -104dBc/Hz 未満です。  TI の ADC12DJ3200 高速コンバータ EVM を使用することにより、入力信号が 5.25GHz の場合に 10ps(ピコ秒)未満のボード間クロック・スキューと 49.6dB の SNR を実現します。すべての主要な設計理論が記載され、部品選択プロセスや設計の最適化が説明されます。 回路図、ボード・レイアウト、ハードウェア・テスト、結果も公開されています。
document-generic 回路 document-generic ユーザー・ガイド document-generic 英語版をダウンロード (Rev.A)
リファレンス・デザイン ダウンロード
レーダー / 5G ワイヤレス・テスタ向け、チャネル数の多い JESD204B デイジーチェーン・クロックのリファレンス・デザイン
TIDA-01024 — High-speed multi-channel applications require low noise and scalable clocking solutions capable of precise channel-to-channel skew adjustment to achieve optimal system SNR, SFDR, and ENOB. This reference design supports scaling up JESD204B synchronized clocks in daisy chain configuration. This (...)
document-generic 回路 document-generic ユーザー・ガイド document-generic 英語版をダウンロード
リファレンス・デザイン ダウンロード
DSO、レーダー、5G ワイヤレス・テスト・システム向けのフレキシブルな 3.2GSPS マルチチャネル AFE のリファレンス・デザイン
TIDA-01022 — This high speed multi-channel data capture reference design enables optimum system performance. System designers needs to consider critical design parameters like clock jitter and skew for high speed multi-channel clock generation, which affects overall system SNR, SFDR, channel to channel skew and (...)
document-generic 回路 document-generic ユーザー・ガイド document-generic 英語版をダウンロード
リファレンス・デザイン ダウンロード
ピエゾ・スピーカー・ストロボ通知リファレンス・デザイン
TIDA-00376 TIDA-00376 は、テキサス・インスツルメンツの産業用ピエゾ・ドライバ、点滅 LED ドライバ、超低消費電力 FRAM マイコン(MCU)を使用して、聴覚と視覚を利用した通知サブシステムのためのリファレンス・デザインです。主な用途は、火災報知器などです。この TI Design は、単一のピエゾ・トランスデューサを通じて複数の警報トーン周波数を出力するとともに、小さい入力電流を受け入れ、明るい光出力の LED ストローブを点灯させるシステムのためのリファレンス・デザインです。
document-generic 回路 document-generic ユーザー・ガイド document-generic 英語版をダウンロード (Rev.A)
リファレンス・デザイン ダウンロード
HIPEFACE DSL エンコーダへの 2 線式インターフェイス、リファレンス・デザイン
TIDA-00177 The TIDA-00177 reference design is an EMC compliant industrial interface to a two-wire HIPERFACE DSL® encoder. Applications include industrial servo drives.

The design features a 3.3-V supply RS485 transceiver and line termination and coupling for encoder power over RS485 as per HIPERFACE DSL (...)

document-generic 回路 document-generic ユーザー・ガイド

CAD/CAE シンボル

パッケージ ピン数 ダウンロード
(DQK) 6 オプションの表示

購入と品質

サポートとトレーニング

TI E2E™ Forums (英語) では、TI のエンジニアからの技術サポートが活用できます

コンテンツは、TI 投稿者やコミュニティ投稿者によって「現状のまま」提供されるもので、TI による仕様の追加を意図するものではありません。使用条件をご確認ください

TI 製品の品質、パッケージ、ご注文に関する質問は、TI サポートのページをご覧ください。

トレーニング・シリーズ

TI のトレーニングとビデオをすべて表示

ビデオ

Brushless DC (BLDC) Motor Reference Design Board Tour

Learn more about two new TI reference designs for brushless DC (BLDC) motors. Each TI design features new DRV5x Hall effect sensors, either the new DRV8307 or

投稿日: 24-Apr-2014
時間: 01:24

Learn more

関連ビデオ